串行数据链路LVDS与JESD204标准

印宁华|Indining China|

2024-08-01 18:56:50 760

引言

信号链是连接真实*和数字*的桥梁。随着ADC采样率和采样精度的提升，接口芯片的信号传输速度也越来越快，高速信号传输的各种挑战慢慢浮现出来了。相比传统的CMOS传输技术，在信号链中引入LVDS或JESD204B，可以实现更高的信号传输速率，更低的功耗，具备更好的抗干扰性 (信噪比更佳)，而且线束数量会大幅降低。

什么是LVDS和JES204B?

LVDS（Low-Voltage Differential Signaling ,低电压差分信号）是美国*半导体（National Semiconductor, NS，现TI）于1994年提出的一种信号传输模式的电平标准，它采用极低的电压摆幅传输高速差分数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰等优点，已经被广泛应用于串行高速数据通讯的各个场合，比较广为人知的有笔记本电脑的液晶显示，数据转换器(ADC/DAC)的高速数字信号传输，汽车电子的视频码流传输等。

JESD204是标准化组织JEDEC，针对数据转换器（ADC和DAC）和逻辑器件(FGPA)之间进行数据传输，而制定的高速串行接口。JESD204采用CML (Current-Mode Logic) 技术来传输信号，该标准的 B 修订版支持高达 12.5 Gbps串行数据速率，并可确保 JESD204 链路具有可重复的确定性延迟。随着转换器的速度和分辨率不断提升，以及FPGA芯片对JESD204B标准的广泛支持，JESD204在高速ADC DAC转换器和集成RF收发器的应用中也变得更为常见。

高速信号传输的实际应用

LVDS是一种电流驱动的高速信号，在发送端施加一个3.5mA的恒定电流源。控制开关管的通断，就可以使得发送端流向接收端的电流，在正向和反向之间不断变化，从而在接收端的100欧姆差分负载上实现+/-350mV的差分电压变化，最高可实现3.125Gbps的高速数据传输。LVDS采用差分线的传输方式，会带来几个显著的优势：

●a. 允许发送端和接收端之间存在共模电压差异（0-2.4V范围内）

●b. 优秀的抗干扰能力，信噪比*

●c. 极低的电压摆幅，功耗极低

图2. LVDS的工作方式

传统的LVDS采用同步时钟的方式，使用一对差分时钟，为最多三对数据信号提供时钟参考。每个时钟周期内，每对数据传输7 bits信息。需要用到SerDes芯片，在发送时，将并行信号通过并/串转换，变成高速串行信号；在接收到高速串行信号时，使用串/并转换，还原并行信号。

图3. LVDS 同步时钟为数据提供参考

现在使用的LVDS也支持8b/10b SerDes来实现更高效的信号传输。这种传输方式不再需要用到时钟信号，只需要传输Data信号就可以了，节省了一对差分线。通过8b/10b编码，将8bit有效数据映射成10bit编码数据，这个过程中虽然增加了25%的开销，但可以确保数据里有足够频繁的信号跳变。

在收到信号后，通过锁相环(PLL)从数据里恢复出时钟。这种传输架构称之为嵌入式时钟(Embeded Clock)。8b/10b编码还可以让传输信号实现直流平衡(DC Balance)，即1的个数和0的个数基本维持相等。直流平衡的传输链路可以串联隔直电容，提升链路的噪声和抖动性能。嵌入式时钟和8b/10b被广泛用于工业高速传输标准，比如PCIe，SATA, USB3等，也包括JESD204 (CML)。

图4. LVDS内嵌时钟的工作方式（图片来源TI）

不同于LVDS的是, CML(Current-Mode Logic)采用电压驱动的方式，在源端施加一个恒定的电压Vcc。通过控制开关管的通断，接收端就可以得到变化的差分电压。CML使用嵌入式时钟和8b/10b编码，工作电压比LVDS更高，同时在发送和接收芯片里使用均衡技术，以确保高速、长距离传输时仍具有很优秀的误码率。使用CML技术的JESD204B可支持高达12.5Gbps的data rate，其最新的C版本甚至可以支持高达32Gbps data rate。

图5. CML信号传输方式

那么我们在设计高速接口芯片时，到底应该使用LVDS还是CML(JESD204)呢？简单的原则是，CML速率更高，而LVDS则功耗更低。

图6. LVDS和CML的选择

当Data Rate低于2Gbps时，LVDS的应用更为广泛，其功耗更低，抗干扰强，较宽的共模电压范围让互连的要求变得很低。LVDS还有支持多点互连的M-LVDS和B-LVDS标准，可以多节点互连，应用场景非常丰富。当Data rate高于3.125Gbps就必须要使用CML了。当Data Rate在2G到3.125Gbps之间时，要综合考虑功能性，性能，和功耗的平衡。比如说传输距离较长，但信号品质要求又很高的时候，考虑用CML；传输距离较短，要求长续航，低功耗的时候，考虑用LVDS。

JESD204 是什么？

2006年4月，JESD204最初版本发布。该版本描述了转换器和接收器（通常是FPGA或ASIC）之间数Gb的串行数据链路。在 JESD204的最初版本中，串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道。图7给出了图形说明。图中的通道代表 M 转换器和接收器之间的物理接口，该接口由采用电流模式逻辑(CML)驱动器和接收器的差分对组成。所示链路是转换器和接收器之间的串行数据链路。帧时钟同时路由至转换器和接收器，并为器件间的JESD204链路提供时钟。

图7. JESD204最初标准

通道数据速率定义为312.5 Mbps与3.125 Gbps之间，源阻抗与负载阻抗定义为100 Ω ±20%。差分电平定义为标称800 mV峰峰值、共模电平范围从0.72 V至1.23 V。该链路利用8b/10b编码，采用嵌入式时钟，这样便无需路由额外的时钟线路，也无需考虑相关的高数据速率下传输的数据与额外的时钟信号对齐的复杂性。当JESD204标准开始越来越受欢迎时，人们开始意识到该标准需要修订以支持多个转换器下的多路、对齐的串行通道，以满足转换器日益增长的速度和分辨率。

这种认识促成了JESD204*个修订版的发布，即JESD204A。此修订版增加了支持多个转换器下的多路对齐串行通道的能力。该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps，另外还保留了帧时钟和电气接口规范。增加了对多路对齐串行通道的支持，可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率。图8以图形表示JESD204A版本中增加的功能，即支持多通道。

图8. *版——JESD204A

虽然最初的JESD204标准和修订后的JESD204A标准在性能上都比老的接口标准要高，它们依然缺少一个关键因素。这一缺少的因素就是链路上串行数据的确定延迟。对于转换器，当接收到信号时，若要正确重建模拟域采样信号，则关键是了解采样信号和其数字表示之间的时序关系（虽然这种情况是针对ADC而言，但DAC的情况类似）。该时序关系受转换器的延迟影响，对于ADC,它定义为输入信号采样边沿的时刻直至转换器输出数字这段时间内的时钟周期数。类似地，对于DAC，延迟定义为数字信号输入DAC的时刻直至模拟输出开始转变这段时间内的时钟周期数。JESD204及JESD204A标准中没有定义可确定性设置转换器延迟和串行数字输入/输出的功能。另外，转换器的速度和分辨率也不断提升。这些因素导致了该标准的第二个版本——JESD204B。

2011年7月，第二版本标准发布，称为JESD204B，即当前版本。修订后的标准中，其中一个重要方面就是加入了实现确定延迟的条款。此外，支持的数据速率也提升到12.5 Gbps，并划分器件的不同速度等级。此修订版标准使用器件时钟作为主要时钟源，而不是像之前版本那样以帧时钟作为主时钟源。图9表示JESD204B版本中的新增功能。

图9. 第二个（当前）修订版——JESD204B

在之前的JESD204标准的两个版本中，没有确保通过接口的确定延迟相关的条款。JESD204B修订版纠正了这个问题。通过提供一种机制，确保两个上电周期之间以及链路重新同步期间，延迟是可重现和确定性的。其工作机制之一是：在定义明确的时刻使用SYNC~输入信号，同时初始化所有通道中转换器最初的通道对齐序列。另一种机制是使用SYSREF信号——一种JESD204B定义的新信号。SYSREF信号作为主时序参考，通过每个发射器和接收器的器件时钟以及本地多帧时钟对齐所有内部分频器。这有助于确保通过系统的确定延迟。JESD204B规范定义了三种器件子类：子类0——不支持确定性延迟；子类1——使用SYSREF的确定性延迟；子类2——使用SYNC~的确定性延迟。子类0可与JESD204A链路做简单对比。子类1最初针对工作在500MSPS或以上的转换器，而子类2最初针对工作在500MSPS以下的转换器。

除了确定延迟，JESD204B支持的通道数据速率上升到12.5 Gbps，并将器件划分为三个不同的速度等级：所有三个速度等级的源阻抗和负载阻抗相同，均定义为100 Ω ±20%。*速度等级与JESD204和JESD204A标准定义的通道数据速率相同，即通道数据电气接口最高为3.125 Gbps。JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口。该速度等级将* 速度等级的最低差分电平从500 mV峰峰值降为400 mV峰峰值。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps 的电气接口。该速度等级电气接口要求的最低差分电平降低至360 mV峰峰值。随着不同速度等级的通道数据速率的上升，通过降低所需驱动器的压摆率，使得所需最低差分电平也随之降低，以便物理实施更为简便。

为提供更多的灵活性，JESD204B版本采用器件时钟而非帧时钟。在之前的JESD204和JESD204A版本中，帧时钟是JESD204系统的*时间参照。帧时钟和转换器采样时钟通常是相同的。这样就没有足够的灵活性，而且要将此同样的信号路由给多个器件，并考虑不同路由路径之间的偏斜时，就会无谓增加系统设计的复杂性。JESD204B中，采用器件时钟作为JESD204系统每个元件的时间参照。每个转换器和接收器都获得时钟发生器电路产生的器件时钟，该发生器电路负责从同一个源产生所有器件时钟。这使得系统设计更加灵活，但是需要为给定器件指定帧时钟和器件时钟之间的关系。

JESD204 为什么要重视它？

就像几年前LVDS开始取代CMOS成为转换器数字接口技术的*，JESD204有望在未来数年内以类似的方式发展。虽然CMOS技术目前还在使用中，但已基本被LVDS所取代。转换器的速度和分辨率以及对更低功耗的要求最终使得CMOS和LVDS将不再适合转换器。随着CMOS输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。虽然LVDS的电流和功耗依然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的。图10显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求。

图10. CMOS、LVDS和CML驱动器功耗比较

在大约150 MSPS至200 MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。

同样，针对给定的转换器分辨率和采样率，所需的引脚数目也大为减少。显示采用200 MSPS转换器的三种不同接口各自的引脚数目，转换器具有各种通道数和位分辨率。在CMOS和LVDS输出中，假定时钟对于各个通道数据同步，使用CML输出时，JESD204B数据传输的最大数据速率为4.0 Gbps。从该表中可以发现，使用CML驱动器的JESD204B优势十分明显，引脚数大为减少。

随着转换器速度和分辨率的提高，对于效率更高的数字接口的需求也随之增长。随着JESD204串行数据接口的发明，业界开始意识到了这点。接口规范依然在不断发展中，以提供更优秀、更快速的方法将数据在ADC DAC转换器和FPGA（或ASIC）之间传输。

JESD204B 优势

包括更简单的布局以及更少的引脚数。因此它能获得工程师的青睐和关注也就不足为奇了，它具备如下系统级优势：更小的封装尺寸与更低的封装成本：JESD204B 不仅采用 8b10b 编码技术串行打包数据，而且还有助于支持高达 12.5Gbps 的数据速率。这可显著减少数据转换器和 FPGA 上所需的引脚数，从而可帮助缩小封装尺寸，降低封装成本；简化的 PCB 布局与布线：更少的引脚数可显著简化 PCB 布局与布线，因为电路板上的路径更少 …

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