设计：
Fabless: 是Fabrication（制造）和less（无、没有）的组合，是指“没有制造业务、只专注于设计”的集成电路设计的一种运作模式，也用来指代未拥有芯片制造工厂的IC设计公司
RTL (Register-Transfer Level): 是用于描述同步数字电路的硬件描述语言。
SDC（Synopsys Design Chip) ：设计提供约束文件，综合工具需要这个约束文件才能将RTL转换成netlist。SDC主要描述内容包括：芯片工作频率，芯片IO时序，设计规则，特殊路径，不用check的路径等等。
Verification芯片功能验证，主要指芯片验证方法论，验证RTL和reference model是不是一致。
Simulation仿真, 仿真通常是生成波形，一般来说，芯片的功能，verification ，芯片的功耗，可以simulation，比较直观反映真实的场景。
IP （Intellectuall Property）知识产权：设计资产、已经设计完成的功能电路模块(内核、单元)
DesignRule设计规范：由于半导体制程技术，系一门专业、精致又复杂的技术，容易受到不同制造设备制程方法(RECIPE)的影响，故在考虑各项产品如何从事制造技术完善、成功地制造出来时，须有一套规范来做有关技术上的规定，此即"DesignRule"，其系依照各种不同产品的需求、规格，制造设备及制程方法、制程能力，各项相关电性参数规格来制定。
测试
CP(Chip Probing)：直接对晶圆进行测试，测试对象是针对整片wafer中的每一个Die，目的是确保整片wafer中的每一个Die都能基本满足器件的特征或者设计规格书，通常包括电压、电流、时序和功能的验证。可以用来检测fab厂制造的工艺水平。
FT(FinalTest)：是芯片出厂前的最后一道拦截。测试对象是针对封装好的chip，CP测试之后会进行封装，封装之后进行FT测试。可以用来检测封装厂的工艺水平。
CP针对晶圆，如果坏的Die就不用再去做封装了，省下封装的费用和基板的费用。
CP测试完毕后，在封装过程中还会引入芯片失效，所以还需要做FT来将失效的芯片去掉。
Yield 良率，芯片的良率这个和工艺比较相关，芯片有一定几率失效，芯片越大，失效机率也越大。
IP（Intellectual Property）指在集成电路设计中，经过验证的、可重复使用且具备特定功能的集成电路的完整的功能模块
IP按收费方式分类可分为License, Loyalty。
license 授权许可：允许使用这个IP，IP的授权。
Loyalty 版税：在用户使用这个IP后，需要按照每个芯片收钱。
IP这个是构成芯片最核心的组成单元，例如USB，PCIE，CPU等等都是IP，整个芯片都是IP集成的，芯片能够做的比较复杂，核心就是IP的复用。例如那些做成几千万门，几亿门的，都是IP复用才能可以的。
DUV (Deep Ultraviolet Rays) 极紫外线
EUV (Extreme Ultraviolet Rays ) 极紫外线
